Les cartes d'interface réseau haute performance (NIC) sont les piliers de la connectivité moderne des centres de données, permettant le transfert rapide et à faible latence de données qui sous-tend le cloud computing, l'analyse des mégadonnées et les applications en temps réel. Comme le trafic des centres de données continue de croître de façon exponentielle, entraîné par les charges de travail de l'IA, les rétrocavauds 5G et le trading à haute fréquence, le matériel intérieur des NIC doit évoluer pour gérer le débit multi-terabit tout en maintenant la latence microseconde.

Composantes de base d'un CNI à haut rendement

Les NIC modernes ne sont plus des appareils simples de transmission; ils intègrent des capacités de traitement sophistiquées pour décharger le processeur hôte et accélérer les fonctions réseau. Les principaux éléments de construction du matériel comprennent les processeurs, la mémoire, les interfaces de connectivité à grande vitesse et les moteurs de décharge spécialisés.

Processeurs : FPGA, ASIC et l'élévation du SmartNIC

Le cœur de traitement d'un NIC haute performance peut être un Array de porte programmable sur le terrain (FPGA) ou une Circuit intégré spécifique à l'application (ASIC). Les FPGA offrent flexibilité et reprogrammabilité, permettant aux opérateurs de centres de données de mettre à jour les fonctions réseau (par exemple, analyse de paquets, équilibre de charge) sans changer le matériel. Cela les rend idéales pour les environnements où les normes sont en évolution, comme 400GbE et au-delà. SmartNIC, qui intègre un processeur ARM multi-core ou RISC-V à côté du réseau ASIC, permettant à la NIC d'exécuter des logiciels complexes de plan de contrôle, tels que des chemins de données de commutation virtuel (vSwitch) ou des piles de virtualisation de stockage.

Architecture de la mémoire : tampons et cache

Les données entrant dans un CNI doivent être tamponnées avant d'être transférées à la mémoire hôte. Les CNI haute performance utilisent la largeur de bande élevée sur puce SRAM (généralement plusieurs mégaoctets) pour l'accès à faible latence, et peuvent également utiliser la mémoire externe comme HBM (High Bandwidth Memory) ou DDR5 pour les tampons plus grands. La hiérarchie de la mémoire est critique: un tampon rapide et profond absorbe le trafic éclate, tandis que les moteurs d'accès direct à la mémoire (DMA) déplacent les paquets directement entre le CPU tampon NIC et la mémoire CPU hôte sans impliquer le processeur hôte sur une base de paquet. RDMA (Accès direct à la mémoire à distance), où le NIC lit ou écrit directement à la mémoire d'un serveur distant, évitant l'implication du CPU entièrement et coupant la latence à un seul chiffre microsecondes. La logique de partitionnement et d'arbitrage de mémoire appropriée assure un accès équitable à travers plusieurs files d'attente et fonctions virtuelles.

Connectivité: Au-delà de 400GbE

La connectivité physique définit la vitesse brute d'une CNI. Les CNI haute performance actuelles prennent en charge 100GbE, 200GbE et 400GbE, avec 800GbE et 1,6TbE à l'horizon. Ces interfaces sont généralement basées sur les normes IEEE 802.3 et utilisent plusieurs voies de 25 Gbps ou 50 Gbps de signalisation PAM4. La CNI doit également intégrer une interface PCIe à grande vitesse pour se connecter au serveur. PCIe Gen 4 (16 GT/s) et Gen 5 (32 GT/s) sont communes, fournissant jusqu'à 64 Go/s de bande passante bidirectionnelle par emplacement x16.

La prochaine génération, PCIe Gen 6 (64 GT/s), double le débit à nouveau. Les concepteurs de matériel doivent soigneusement correspondre à la bande passante Ethernet de la CNI pour éviter les goulots d'étranglement.

Moteurs de déchargement: Accélération matérielle

Pour réduire les frais généraux du processeur hôte, les NIC modernes intègrent de nombreux moteurs de décharge :

  • Décharge de la personne chargée de la vérification : Calcule les montants de contrôle TCP/UDP dans le matériel.
  • Décharge de segmentation TCP (TSO / LSO) : Segments de grands tampons de données dans des paquets de taille MTU.
  • IPsec et TLS Décharge: Chiffrer/décrypter les paquets sans surcharger le processeur.
  • Générer / VXLAN Décharger : Encapsule/décapsule les en-têtes réseau superposés pour les réseaux virtualisés.
  • Classification des flux: Indique le trafic à la volée pour la direction et le filtrage.
  • RoCEv2 et iWARP: Moteurs de déchargement RDMA pour le stockage à faible latence et la communication interprocessus.

Ces décharges sont mises en œuvre comme blocs ASIC dédiés ou machines d'état programmables dans le NIC, et leur conception soignée est la clé pour fournir des performances de vitesse de fil tout en consommant une puissance minimale.

Défis de conception et compromis techniques

La construction de matériel pour les NIC à haute performance implique des obstacles d'ingénierie importants. Les concepteurs doivent équilibrer le débit, la latence, la puissance et le coût tout en assurant la compatibilité avec un vaste écosystème de serveurs, de commutateurs et de logiciels.

Minimiser la latence dans le chemin des données

Pour les charges de travail sensibles au temps, comme le trading à haute fréquence et les groupes d'inférences AI, la latence est primordiale. Les temps de parcours aller-retour sous microsecondes sont l'objectif. Les défis comprennent : réduire le délai de sérialisation (le temps de construire un paquet à partir de données), minimiser le tampon dans les barres croisées et les FIFO, et optimiser la manipulation des descripteurs DMA. changement de coupe (où un paquet commence à quitter le NIC avant son arrivée entière) et contrôle du débit fondé sur les priorités (CFP) aider à maintenir la latence faible et prévisible. protocole de télémétrie et de précision (PTP) pour mesurer et synchroniser le temps dans le tissu du centre de données.

Maximiser le débit dans des conditions réelles

Le trafic réel se compose d'un mélange de tailles et de modèles de paquets. Les petits paquets (64 octets) nécessitent la NIC pour traiter des millions de paquets par seconde (Mpps). Pour atteindre 100 Gbps avec des paquets de 64 octets, il faut environ 148 Mpps, ce qui dépasse de nombreux modèles.

  • agrégation des paquets: Répartir plusieurs paquets dans une seule transaction DMA.
  • Support multi-courriers : Élargir le trafic sur de nombreux anneaux matériels, chacun géré par un noyau CPU séparé.
  • Recevoir le scalage latéral (RSS) : Hachage des en-têtes de paquets pour distribuer les flux.
  • Direction du paquet matériel: Utilisation de tables d'action de correspondance (informées par les règles P4 ou OpenFlow) pour diriger les paquets vers des files d'attente spécifiques.

De plus, le débit doit être maintenu sous des schémas de trafic qui comprennent des étiquettes VLAN, des encapsulations et des tunnels, tous ces éléments ajoutant des frais de traitement. Les moteurs de déchargement doivent être conçus pour analyser et modifier ces entêtes au taux de la ligne.

Défis énergétiques et thermiques

Un CNI à haute performance typique consomme 20 à 40 watts pour un design 100GbE et jusqu'à 75 watts pour un SmartNIC de 400GbE. La dissipation de chaleur dans des supports de datacenters denses est une préoccupation majeure. Les concepteurs utilisent des nœuds de processus de silicium fin (p. ex., 7nm ou 5nm), des emballages avancés (découpe 2,5D ou 3D) et une gestion thermique sophistiquée comme les détendeurs de chaleur, l'intégration du refroidissement liquide et l'échelle dynamique de fréquence.

Compatibilité et programmabilité

Les réseaux de centres de données sont hétérogènes, avec du matériel de nombreux fournisseurs. Le matériel NIC doit respecter les normes de l'industrie (PCIe, Ethernet, RDMA, RoCE, iWARP) et intertravailler avec une variété de commutateurs ASIC. En même temps, la montée en puissance du réseau défini par logiciel (SDN) et de la virtualisation de fonctions réseau (NFV) exige la programmation. plans de données programmables P4 permet aux opérateurs de réseau de définir des pipelines d'analyse et de traitement de paquets personnalisés qui fonctionnent sur le matériel NIC. Cette flexibilité permet à la NIC de s'adapter aux nouveaux protocoles (par exemple, QUIC, HTTP/3) et à la télémétrie personnalisée sans spin matériel.

Innovations pour l'avenir du matériel des CNI

Plusieurs technologies remodelent la conception et le déploiement du matériel NIC.

Unités de coordination intégrées et UIP

Les unités de traitement de données (DPU) et les unités de traitement d'infrastructure (IPU) sont la prochaine évolution des SmartNIC. Elles intègrent un processeur polyvalent (souvent basé sur ARM), un NIC haute performance et des accélérateurs matériels pour le stockage, la sécurité et l'inférence AI. En exécutant le plan de données complet (y compris le commutateur virtuel, les contrôleurs de stockage et les pare-feu) sur le DPU, le processeur hôte est libéré pour les charges d'application.

Émetteurs-récepteurs optiques et optiques co-emballés

Avec les vitesses Ethernet qui dépassent 400 GbE, les interfaces électriques traditionnelles sur les traces de cuivre deviennent losseuses et amaigrissantes. Les NIC modernes sont de plus en plus construits avec des émetteurs optiques rechargeables (QSFP-DD, OSFP) qui convertissent les signaux électriques en lumière. optique co-emballée (CPO) intégrer le moteur optique directement dans le paquet NIC, réduisant ainsi de façon spectaculaire la perte de signal et la consommation d'énergie. Plusieurs consortiums industriels (par exemple COBO) sont à l'origine de normes CPO pour les NIC 1.6TbE et 3.2TbE.

Gestion du trafic assistée par l'IA

Certains NIC expérimentaux intègrent des accélérateurs de réseau neuronal légers pour effectuer une classification et une priorisation à la volée (par exemple, détecter et réduire les flux d'incitation à la congestion). Cette approche basée sur l'IA promet de rendre les réseaux plus auto-tutoriels et plus résilients.

Tendances futures du développement du matériel des CNI

En prévision, plusieurs thèmes définiront la prochaine génération de matériel NIC.

800GbE et au-delà

L'IEEE standardise 800GbE (802.3df) en utilisant huit voies de 100 Gbps PAM4. Les NIC qui mettent en œuvre 800GbE nécessiteront deux connecteurs PCIe Gen 5 x16 ou une liaison Gen 6. Les concepteurs doivent gérer l'intégrité du signal de 224 Gbps (pour 800GbE) dans la conception de la carte – un défi important.

Désagrégation de la mémoire et CXL

Compute Express Link (CXL) est une nouvelle interconnexion qui permet un accès cohérent au cache à la mémoire partagée entre les processeurs, les accélérateurs et les NIC. Les NIC futurs peuvent intégrer des interfaces CXL pour accéder directement aux piscines de mémoire, permettant un mouvement de données plus efficace pour les opérations de type RDMA. Cela pourrait fondamentalement changer la façon dont le stockage et la mémoire sont accessibles dans les centres de données, les NIC agissant comme passerelles vers de vastes piscines de mémoire à haute bande (HBM).

Efficacité énergétique et durabilité

Les futurs modèles de CNI mettront l'accent sur la proportionnalité énergétique : la capacité de réduire dynamiquement l'énergie lorsque le trafic est faible. Les techniques comprennent le batch adaptatif, l'échelle de fréquence et les états de sommeil profonds. L'utilisation de photonique en silicium pour l'optique embarquée pourrait réduire l'énergie par bits d'environ 10 pJ/bit à moins de 1 pJ/bit, réduisant de façon spectaculaire l'empreinte carbone du réseau de centres de données.

Collaboration entre le matériel ouvert et l'écosystème

Des initiatives comme le projet de calcul ouvert (OCP) et le moteur d'accélération programmable ouvert (OpenPAE) favorisent les conceptions et le firmware NIC en open-source. En fournissant des conceptions et des spécifications de référence, ces projets permettent à une plus grande communauté de fournisseurs et d'opérateurs hyperéchelles d'innover rapidement.

Conclusion

Le développement de matériel pour les NIC à haute performance dans les centres de données est une entreprise complexe et multidisciplinaire qui se situe à l'intersection de la physique des semi-conducteurs, de la conception numérique, de l'ingénierie de protocole réseau et de l'architecture système. Du choix du processeur (FPGA/ASIC/SmartNIC), à la hiérarchie de la mémoire, aux normes de connectivité et aux moteurs de décharge, chaque bloc doit être méticuleusement optimisé pour répondre aux exigences strictes de la latence, du débit, de la puissance et de la flexibilité des charges de travail modernes en nuage et en AI.

Pour plus de détails, voir la feuille de route Ethernet de l'IEEE (802,3bs ), le Consortium des langues P4 ( Annexe) et la spécification de Compute Express Link ( Calculer le lien Express) .