La technologie CMOS (mécanique complémentaire-oxyde-semiconducteur) demeure le fondement de la fabrication moderne de semi-conducteurs, qui alimente tout, depuis les smartphones et les ordinateurs portables jusqu'aux accélérateurs d'IA les plus avancés.Au cours de la dernière décennie, le rythme de l'innovation dans CMOS s'est accéléré de façon spectaculaire, sous l'impulsion de la demande insatiable de performances et d'énergie plus faibles. Aujourd'hui, alors que l'industrie pousse au-delà du nœud 3nm, de nouvelles architectures transistors, des techniques de lithographie et des méthodes d'intégration remodelent ce qui est possible.

Les fondamentaux de la technologie CMOS

La technologie CMOS utilise des paires complémentaires de transistors à effet de champ (MOSFETs) de type p et n pour la mise en œuvre de portes logiques. L'avantage clé de CMOS par rapport à la logique NMOS ou PMOS antérieure est sa très faible dissipation de puissance statique : les flux de courant ne sont que pendant les transitions de commutation, et non lorsque le circuit est ralenti.

Chaque porte CMOS comprend un réseau de traction (p-canal MOSFETs) et un réseau de traction (n-canal MOSFETs). Lorsque l'entrée est élevée, les appareils n-canal s'allument et les appareils p-canal s'éteignent, connectant la sortie au sol; l'inverse se produit pour une faible entrée. Cette action complémentaire assure un trajet toujours hors, minimisant le courant statique.DD (pour le GND).

Au fil des décennies, l'abaissement des dimensions des transistors a été le principal moteur des gains de performance. Les transistors plus petits changent plus rapidement, consomment moins de puissance dynamique par porte et permettent une plus grande fonctionnalité sur une seule matrice. Cependant, à mesure que les dimensions approchent des échelles atomiques, les MOSFET planes traditionnels subissent de graves effets à court canal, tels que des fuites accrues et un contrôle réduit des portes.

Principaux progrès menant à des puces de prochaine génération

La poursuite sans relâche de puces plus petites, plus rapides et plus efficaces a donné lieu à plusieurs avancées transformatrices. Ci-dessous, nous examinons les percées les plus importantes qui définissent le CMOS à la fine pointe de la technologie aujourd'hui.

Découpage du nœud de processus: de 3nm à 2nm et au-delà

La désignation du nœud de processus, liée historiquement à la taille minimale de la fonction d'un transistor, est devenue plus un moniker marketing qu'une dimension physique, mais elle signale encore des sauts générationnels majeurs. TSMC et Samsung ont tous deux entré dans la production de volume au nœud 3nm, avec Intel qui suit de près.

En 2025-2026, le nœud 2nm introduit d'autres améliorations de densité, probablement plus de 400 millions de transistors par mm2. IBM a démontré un transistor 2nm nanofeuille en 2021, montrant une augmentation de performance de 45 % ou une réduction de puissance de 75 % par rapport à son équivalent 7nm. Ces gains proviennent non seulement de dimensions plus petites, mais aussi de nouvelles architectures transistors qui maintiennent le contrôle électrostatique à l'échelle nanométrique.

Innovations en architecture transistor : de FinFET à Gate-All-Around (GAA)

Pendant des décennies, les MOSFET planaires ont dominé, mais à 22nm (2011), Intel a introduit la FinFET – une structure tridimensionnelle où la porte enveloppe autour d'une fin de silicium mince, fournissant un contrôle de canal supérieur et réduisant les fuites. FinFETs a permis à l'industrie de continuer à s'étendre sur 7nm et 5nm nœuds. Cependant, à 3nm et au-delà, même les FinFETs luttent avec plus de scale parce que la largeur des nageoires ne peut pas être réduite sans perdre de performances.

La prochaine étape évolutive est le transistor Gate-All-Around (GAA), également appelé nanosheet ou nanoribbon FET. Dans GAA, le matériau de la porte entoure complètement plusieurs nanosheets horizontaux (le canal), maximisant le contrôle électrostatique et permettant des largeurs de canal plus larges efficaces pour un courant de conduite plus élevé. Samsung , le processus 3nm (SF3) est le premier à adopter GAA, en utilisant ce qu'ils appellent MBCFET (FET multi-bridge-channel). GAA permet une meilleure échelle de tension, des fuites plus faibles et une meilleure fiabilité.

Lithographie avancée: VUE et au-delà

La lithographie ultraviolet (EUV) a été pivotée pour 7nm et moins. EUV peut imprimer des caractéristiques aussi petites que 13nm avec une seule exposition, réduisant la nécessité de plusieurs étapes de patronage qui augmentent le coût et la complexité. High-NA (Numerical Aperture) EUV, que l'ASML livre, va pousser la résolution à 8nm, critique pour 2nm et 1.4nm nœuds.

EUV permet également moins de défectuosité Cependant, son adoption a été ralentie par le coût énorme des scanners EUV (plus de 150 M$ chacun) et par les besoins en puissance des sources de plasma. Parallèlement, l'auto-assemblage dirigé (DSA) et la nanoimpression sont explorés comme des techniques complémentaires pour des couches spécifiques.

Intégration 3D et architectures de chiplets

L'intégration 3D implique l'empilage de plusieurs couches de dispositifs actifs (par exemple, logique sur mémoire) reliés de façon dense par des vias verticaux (TSV) et par des liaisons hybrides, ce qui réduit considérablement la longueur d'interconnexion, la latence et la consommation d'énergie.

Un exemple important est la technologie 3D V-Cache d'AMD, qui empile un cache L3 sur un processeur Ryzen pucelet. De même, les technologies Intel , Foveros et EMIB permettent une intégration hétérogène de puces faites avec différents nœuds de processus. Les architectures de puces – en rupture d'un grand matrice monolithique en petits matrices spécialisées – sont désormais standard pour les processeurs et les processeurs haute performance, améliorant ainsi le rendement et le temps de mise sur le marché.

En regardant vers l'avenir, l'intégration 3D monolithique, où plusieurs couches transistor sont construites séquentiellement sur la même galette, pourrait offrir une densité encore plus grande.

Impact des progrès du SMOC sur les secteurs technologiques

L'effet cumulatif de ces avancées est profond : chaque nouveau nœud CMOS débloque des capacités qui étaient auparavant inaccessibles. Ci-dessous, nous mettons en évidence les domaines les plus importants en cours de transformation.

Intelligence artificielle et apprentissage automatique

Les derniers processus CMOS permettent des unités de traitement de tenseurs (TPU) et des accélérateurs d'IA avec des centaines de milliards de transistors, tels que NVIDIAS H100 (80 milliards de transistors) et le B100 à venir. Les nœuds plus fins permettent plus d'unités de multi-accumulation par puce, une capacité de SRAM plus élevée sur puce et des interconnexions plus rapides. IEEE Spectrum discute de la façon dont les puces AI repoussent les limites du CMOS.

Centres de données et Cloud Computing

Les avancées comme les transistors GAA et les emballages avancés aident à réduire la puissance par fonctionnement. Les puces comme l'AmpèreOne (5nm) basé sur ARM et Intels Sierra Forest (3nm) offrent des performances par watt plus élevées pour les charges de travail du cloud. De plus, la mémoire et les puces 3D permettent des configurations personnalisées pour des cas d'utilisation spécifiques – pensez à Google , TPU v4 qui utilise le cumul 3D pour sa mémoire. Un article de Nature explore le rôle du CMOS avancé dans l'informatique durable.

Appareils mobiles et portatifs

Les smartphones et les wearables exigent une grande performance et une longue durée de vie de la batterie. La transition de 5nm à 3nm a donné des puces comme les Apple A17 Pro et Qualcomm Snapdragon 8 Gen 3 jusqu'à 20% de plus de performances à la même puissance, ou jusqu'à 35% de puissance inférieure à la même performance. Pour les wearables, les étanchéités inférieures FinFET et finalement les transistors GAA permettent des capteurs toujours sur avec un égout minimal. La miniaturisation permet également des conceptions plus compactes: le 3nm A17 Pro est seulement 99 mm2 mais packe 19 milliards de transistors.

Automobile et IdO

Les systèmes de conduite autonomes reposent sur des processeurs Edge AI performants, tels que NVIDIA Drive Orin (basé sur 8nm) et le Thor à venir (basé sur 4nm). Ces puces doivent répondre à des normes de fiabilité et de sécurité strictes tout en traitant des téraoctets de données de capteurs.

Défis à relever

Malgré des progrès remarquables, la voie menant à la prochaine génération de CMOS est remplie d'obstacles qui nécessitent la recherche fondamentale et l'innovation en génie.

Complexité et coût de fabrication

Chaque nouveau nœud exige des investissements en capital exponentiellement plus élevés. Un fab 3nm ultramoderne coûte environ 20 milliards de dollars. Les scanners EUV coûtent à eux seuls plus de 100 millions de dollars chacun et exigent des conditions de vide et de propreté rigoureuses. Le nombre de couches de masque augmente avec chaque nœud (plus de 80 couches à 3nm), le temps de cycle et les risques de défaut.

Gestion thermique

Le cumul 3D exacerbe le problème car la chaleur doit s'échapper à travers de multiples couches de silicium. Les chercheurs explorent le refroidissement microfluidique, les tuyaux de chaleur intégrés et les nouveaux matériaux d'interface thermique. Pour les transistors GAA, la conductivité thermique des minces nanofeuilles est inférieure à la masse de silicium, ce qui peut créer des points chauds.

Tunnel et fuite quantiques

Les électrons peuvent traverser l'oxyde de la porte à des longueurs inférieures à 3nm, même lorsque le transistor est en position de déroute, augmentant ainsi le courant de fuite. Les diélectriques et les portes métalliques à haute kèrité ont quelque peu atténué cette situation, mais des exigences plus poussées sont en cours d'étude pour réduire les fuites tout en augmentant le courant de transmission.

Orientations futures : Matériaux et technologies

Pour maintenir la cadence des améliorations de performance, l'industrie recherche au-delà des CMOS de silicium traditionnels. Plusieurs pistes prometteuses sont à l'étude.

Matériaux de nouveau canal: Graphène et Matériaux 2D

Le graphiène, avec sa mobilité électronique exceptionnellement élevée, a longtemps été considéré comme un remplacement des canaux en silicium. Cependant, son absence de bandgap le rend inapte aux transistors logiques qui doivent s'éteindre complètement. Les dichalcogenides de transition métalliques (TMD) tels que MoS2 et WSe2 offrent un bandgap tout en conservant une mobilité élevée et une minceur atomique, ce qui minimise les effets des canaux courts. Un article de la nature traite des matériaux 2D pour les transistors de sous--1nm. Les défis comprennent la synthèse de grandes surfaces, la résistance au contact et l'intégration avec les processus de fab CMOS existants.

Au-delà du SMOC : les nouveaux appareils logiques

Pour les applications où le CMOS conventionnel peut toucher un mur, de nouveaux paradigmes informatiques sont étudiés, notamment :

  • Spintronics: Utilise le spin électronique plutôt que la charge pour représenter les bits, offrant une non-volatilité et un potentiel pour une puissance ultra-faible.
  • FET ferroélectriques (FET): Intégrer une couche ferroélectrique (basée sur HfO2) dans la pile de porte, permettant un changement non volatil avec compatibilité CMOS. Les FeFETs pourraient unifier la logique et la mémoire.
  • Les FET de capacité négatives (NCFET): Exploiter l'effet de capacitance négatif des matériaux ferroélectriques pour obtenir une pente de sous-seuil raide (moins de 60 mV/dec), permettant un fonctionnement à basse tension.
  • Calcul quantitatif: Nécessite des qubits, pas une logique classique. Bien que pas un remplacement direct pour CMOS, calcul quantique peut éventuellement gérer certains problèmes exponentiellement plus rapidement, et puces CMOS-quantum hybrides sont un domaine de recherche actif.

Ces technologies sont toujours au stade de la recherche, mais elles pourraient compléter ou éventuellement remplacer les CMOS en vrac dans des créneaux spécifiques.

Conclusion

La technologie CMOS continue de fournir des avancées remarquables, de 3nm FinFETs et des transistors de porte-à-porte à la lithographie EUV et à l'intégration 3D. Ces innovations alimentent la prochaine génération de puces informatiques, rendant l'IA plus puissante, les centres de données plus efficaces et les appareils mobiles plus capables. Pourtant, les défis de coût, de chaleur et de physique fondamentale s'intensifient. La réponse de l'industrie – intégrant de nouveaux matériaux comme les semi-conducteurs 2D et explorant au-delà de la logique CMOS – ne montre aucun signe de ralentissement.