CMOS (Complementary Metal-Oxide-Semiconductor) la tecnología sigue siendo la base de la fabricación moderna semiconductora, potenciando todo desde teléfonos inteligentes y portátiles a los aceleradores de IA más avanzados. Durante la última década, el ritmo de innovación en CMOS se ha acelerado dramáticamente, impulsado por la demanda insaciable de mayor rendimiento y menor consumo de energía.

Fundamentos de la tecnología CMOS

En su núcleo, la tecnología CMOS utiliza pares complementarios de p-tipo y de tipo n Metal-Oxide-Semiconductor Transistores de Effect (MOSFETs) para implementar las puertas lógicas. La ventaja clave de CMOS sobre la lógica anterior NMOS o PMOS es su muy baja disipación de potencia estática: flujos actuales sólo durante las transiciones de conmutación, no cuando el circuito es ocioso.

Cada puerta CMOS comprende una red desplegable (máforos de canal p) y una red desplegable (máforos de canal). Cuando la entrada es alta, los dispositivos de canalización se encienden y los dispositivos de canal se apagan, conectando la salida al suelo; lo contrario ocurre para una baja entrada. Esta acción complementaria garantiza un giro siempre apagado, minimizando la lógica de suministro de la inmunidad.DD a GND).

Durante las décadas, el aumento de las dimensiones transistor ha sido el principal impulsor de las ganancias de rendimiento. Los transistores más pequeños cambian más rápido, consumen menos potencia dinámica por puerta y permiten más funcionalidad en una sola muerte. Sin embargo, como las dimensiones se acercan a escalas atómicas, los MOSFET planar tradicionales enfrentan efectos de cortocircuito severos, como el aumento de la fuga y el control de puertas reducido.

Avances clave con los chips de próxima generación

La búsqueda incesante de chips más pequeños, más rápidos y más eficientes en el poder ha dado lugar a varios avances transformadores. A continuación, examinamos los avances más significativos que definen CMOS de última generación hoy.

Escalada de Nodos de Proceso: De 3nm a 2nm y más allá

La designación de nodos de proceso, históricamente ligada al tamaño de la característica mínima de la longitud de la puerta de un transistor, se ha convertido en más un monitor de marketing que una dimensión física, sin embargo, sigue señalizando grandes saltos generacionales. TSMC y Samsung han entrado en producción de volumen en el nodo de 3nm, con Intel siguiendo de cerca. A 3nm, la densidad de transistor alcanza aproximadamente 300 millones de transistores por milímetro cuadrado, permitiendo chips como Apple

Mirando hacia delante, el nodo de 2nm (esperado alrededor de 2025–2026) introducirá nuevas mejoras de densidad, probablemente superiores a 400 millones de transistores por mm2. IBM demostró un transistor de nanopiezas de 2nm en 2021, mostrando un aumento de rendimiento del 45% o reducción de potencia del 75% en comparación con su equivalente de 7nm. Estos beneficios provienen no sólo de dimensiones más pequeñas, sino también de nuevas arquitecturas transistor que mantienen el control electrostático en puertas de longitud nano.

Innovación de la arquitectura transistor: Desde FinFET hasta Gate-All-Around (GAA)

Durante décadas, los MOSFET planar dominaron, pero a 22nm (2011), Intel introdujo la FinFET, una estructura tridimensional donde la puerta se envuelve alrededor de una fina aleta de silicio, proporcionando control de canal superior y reduciendo fugas. Los FinFETs permitieron que la industria siguiera escalando a nodos de 7nm y 5nm. Sin embargo, a 3nm y más allá, incluso los FinFET luchan con mayor escalada porque el ancho no puede reducirse.

El siguiente paso evolutivo es el transistor de Gate-All-Around (GAA), también llamado nanosheet o nanoribbon FET. En GAA, el material de la puerta rodea completamente múltiples nanosheets horizontales (el canal), maximizando el control electrostático y permitiendo anchos de canal más amplios para la corriente de mayor potencia. El proceso de 3nm de Samsung (SF3) es el primero en adoptar GAA, utilizando lo que llaman MBCFET

Litografía avanzada: EUV y más allá

Transistores de rociado requiere patrones de impresión de perfeccionamiento en las ollas de silicio. La litografía ultravioleta extrema (EUV), utilizando luz de longitud de onda de 13.5 nm, ha sido pivotal para 7nm y abajo. La EUV puede imprimir características tan pequeñas como 13nm con una sola exposición, reduciendo la necesidad de múltiples pasos de patrón que aumentan el costo y la complejidad.

La VNU también permite menor defectividad Sin embargo, su adopción se ha visto ralentizada por el enorme costo de los escáneres EUV (más de $150M cada uno) y los requisitos de potencia de las fuentes de plasma. En paralelo, se están explorando la autoajuste dirigida (DSA) y la litografía nanoimprint como técnicas complementarias para capas específicas.

Integración 3D y Arquitecturas de Chiplet

A medida que el escalado 2D tradicional se hace más difícil, la industria se está convirtiendo cada vez más en la tercera dimensión. La integración 3D implica apilar múltiples capas de dispositivos activos (por ejemplo, lógica en memoria) conectados densamente a través de vias verticales (TSVs) y unión híbrida. Esto reduce drásticamente la longitud de interconexión, disminuyendo la la latencia y el consumo de energía.

Un ejemplo destacado es la tecnología 3D V-Cache de AMD, que apila un caché L3 muere en la parte superior de un chip de procesador Ryzen. De igual manera, las tecnologías Foveros y EMIB de Intel permiten la integración heterogénea de chips hechos con diferentes nodos de proceso. Arquitecturas de Chiplet – romper una gran matriz monolítica en los mueres más pequeños y especializados – son ahora estándar para el mercado de rendimiento de alto

Mirando hacia adelante, la integración monolítica 3D, donde se construyen secuencialmente múltiples capas transistor en la misma onda, podría ofrecer una mayor densidad. Sin embargo, los problemas de gestión térmica y compatibilidad de procesamiento siguen siendo obstáculos significativos.

Impacto de los avances CMOS en los sectores tecnológicos

El efecto acumulativo de estos avances es profundo: cada nuevo nodo CMOS desbloquea capacidades que anteriormente no eran sostenibles. A continuación destacamos los dominios más importantes que se están transformando.

Inteligencia Artificial y aprendizaje automático

Las cargas de trabajo modernas de IA —particularmente modelos de lenguaje grandes y redes neuronales profundas— son computarizadas y de memoria. Los últimos procesos CMOS permiten unidades de procesamiento de tensores (TPU) y aceleradores IA con cientos de miles de millones de transistores, como H100 (80 mil millones de transistores) y los próximos B100p permiten una integración más rápida de los equipos multiacumulados por chip, IEEE Spectrum habla de cómo los chips AI están empujando los límites de CMOS.

Centros de datos y computación en la nube

Los centros de datos consumen aproximadamente el 12% de la electricidad global, lo que hace falta procesadores eficientes en energía. Los avances como los transistores GAA y los embalajes avanzados ayudan a reducir la potencia por operación. Los chips como el AmpereOne (5 nm) y el Bosque Sierra (3nm) de Intel ofrecen un mayor rendimiento por vatio para las cargas de cloud. Además, la memoria y las chiplets de 3D permiten configuraciones personalizadas para casos de uso específicos. Un artículo de la Naturaleza explora el papel de CMOS avanzado en la computación sostenible.

Dispositivos móviles y utilizables

Los teléfonos inteligentes y los cansables exigen tanto el alto rendimiento como la larga duración de la batería. La transición de 5nm a 3nm ha dado chips como el Apple A17 Pro y Qualcomm Snapdragon 8 Gen 3 hasta 20% más de rendimiento a la misma potencia, o hasta 35% de potencia inferior al mismo rendimiento. Para los productos de desgaste, los finFETs de menor filtración y eventualmente los transistores GAA permiten siempre en sensores de transa2 mínimos.

Automotriz e IoT

Los sistemas de conducción autónomos dependen de procesadores de alta eficiencia de Edge AI, como NVIDIA Drive Orin (basados en 8nm) y el próximo Thor (basado en 4nm). Estos chips deben cumplir estrictos estándares de fiabilidad y seguridad al procesar terabytes de datos de sensores. Mientras tanto, en el dominio IoT, los diseños CMOS de ultra-bajo potencia permiten reducir sensores sin baterías que cosechan energía de fuentes de RF.

Desafíos Ahead

A pesar de los notables avances, el camino hacia CMOS de próxima generación está plagado de obstáculos que requieren investigación e innovación de ingeniería fundamentales.

Complejidad y Costo de la Fabricación

Cada nuevo nodo exige una inversión de capital exponencialmente mayor. Un fab de 3nm de última generación cuesta alrededor de 20.000 millones de dólares. Los escáneres de EUV cuestan solo más de 100 millones de dólares cada uno y requieren condiciones de vacío y limpieza estrictas. El número de capas de máscara aumenta con cada nodo (más de 80 capas a 3nm), conduciendo el tiempo de ciclo y los riesgos de defecto.

Gestión térmica

A medida que los transistores se vuelven más pequeños, la densidad de energía crece, especialmente en los chips de alto rendimiento. La apilación 3D exacerba el problema porque el calor debe escapar a través de múltiples capas de silicio. Los investigadores están explorando el enfriamiento microfluídico, las tuberías de calor incrustadas y nuevos materiales de interfaz térmica. Para los transistores GAA, la conductividad térmica de las nanosheets delgadas es menor que el silicio de vracs, creando potencialmente hotpots.

Tunelaje cuántico y Leakage

A lo largo de la puerta inferior a 3nm, los electrones pueden túnelear a través del óxido de puerta incluso cuando el transistor está nominalmente apagado, aumentando la corriente de fuga. Dieléctricas de alta velocidad y puertas de metal han mitigado esto un poco, pero más demanda de escalada incluso más delgados óxidos de puerta (aproximadamente 1nm).

Future Directions: Materials and Technologies

Para mantener la cadencia de las mejoras de rendimiento, la industria está mirando más allá del silicio tradicional CMOS. Se están explorando varias posibilidades prometedoras.

Nuevos Materiales de Canal: Materiales de Grafeno y 2D

Graphene, con su movilidad excepcionalmente alta de electrones, ha sido arrastrada durante mucho tiempo como un reemplazo de canales de silicio. Sin embargo, su falta de un bandgap hace que no sea adecuado para los transistores lógicos que necesitan apagarse completamente. Los metales de transición que se ven afectados por el síndrome de inmunodeficiencia (TMD) como MoSchan2 y WSe2 ofrecen un broche de longitud y retenimiento de transmisores atmicos. Un documento de la naturaleza analiza materiales 2D para transistores sub-1nm. Los desafíos incluyen síntesis de gran área, resistencia al contacto e integración con procesos de fab CMOS existentes.

Más allá de CMOS: nuevos dispositivos lógicos

Para aplicaciones en las que CMOS convencional puede golpear una pared, se están investigando nuevos paradigmas de computación, entre ellos:

  • Esptrónica: Utiliza giro de electrones en lugar de cargar para representar bits, ofreciendo no volatilidad y potencial para potencia ultra-bajo. Spin-transfer torque MRAM ya se comercializa para la memoria embebida.
  • FETs ferroeléctricos (FeFETs): Integrar una capa ferroeléctrica (con base HfO2) en la pila de puertas, permitiendo el cambio no volátil con compatibilidad CMOS. Los FeFETs podrían unificar la lógica y la memoria.
  • FETs de animación negativa (NCFETs): Explotar el efecto de condensación negativo de materiales ferroeléctricos para lograr la pendiente subtensiva empinada (abajo 60 mV/dec), permitiendo un funcionamiento de baja tensión.
  • Computación cuántica: Requiere qubits, no lógica clásica. Aunque no un reemplazo directo para CMOS, la computación cuántica puede eventualmente manejar ciertos problemas exponencialmente más rápido, y los chips híbridos CMOS-quantum son un área de investigación activa.

Estas tecnologías permanecen en la etapa de investigación pero podrían complementar o eventualmente supersede granel CMOS en nichos específicos.

Conclusión

La tecnología CMOS sigue ofreciendo avances notables, desde 3nm FinFETs y transistores de todo tipo hasta la litografía EUV y la integración 3D. Estas innovaciones están alimentando la próxima generación de chips de computadora, haciendo que la IA sea más poderosa, centros de datos más eficientes y dispositivos móviles más capaces. Sin embargo, los desafíos de costo, calor y física fundamental están terminando.